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在高速電路設計中信號完整性分析

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摘要：
由于系統時鐘頻率和上升時間的增長，信號完整性設計變得越來越重要。不幸的是，絕
大多數數字電路設計者并沒意識到信號完整性問題的重要性，或者是直到設計的最后階段才
初步認識到。
本篇介紹了高速數字硬件電路設計中信號完整性在通常設計的影響。這包括特征阻抗控
制、終端匹配、電源和地平面、信號布線和串擾等問題。掌握這些知識，對一個數字電路設
計者而言，可以在電路設計的早期，就注意到潛在可能的信號完整性問題，還可以幫助設計
則在設計中盡量避免信號完整性對設計性能的影響。
As system clock frequencies and rise times increase, signal integrity design considerations are
becoming ever more important. Unfortunately many Digital Designers may not recognize the
importance of signal integrity issues and problems may not be identified until it is too late.
This paper presents the most common design issues affecting signal integrity in high-speed digital
hardware design. These include impedance control, terminations, ground/power planes, signal
routing and crosstalk. Armed with the knowledge presented here, a digital designer will be able to
recognize potential signal integrity problems at the earliest design stage. Also, the designer will be
able to apply techniques presented in this paper to prevent these issues affecting the performance
of their design.
盡管，信號完整性一直以來都是硬件工程師必備的設計經驗中的一項，但是在數字電路
設計中長期被忽略。在低速邏輯電路設計時代，由于信號完整性相關的問題很少出現，因此
對信號完整性的考慮本認為是浪費效率。然而近幾年隨著時鐘率和上升時間的增長，信號完
整性分析的必要性和設計也在增長。不幸的是，大多數設計者并沒有注意到，而仍然在設計
中很少去考慮信號完整性的問題。
現代數字電路可以高達GHz 頻率并且上升時間在50ps 以內。在這樣的速率下，在PCB
設計走線上的疏忽即使是一個英尺，而由此造成的電壓、時延和接口問題將不僅僅局限在這
一根線上，還將會影響的全板及相鄰的板。
這個問題在混合電路中尤為嚴重。例如，考慮到在一個系統中有高性能的ADC 到數字
化接收模擬信號。散布在ADC 器件的數字輸出端口上的能量可能很容易就達到130dB （10，
000，000，000，000 倍）比模擬輸入端口。在ADC 數字端口上的任何噪聲。
設計中的信號完整性并不是什么神秘莫測的過程。對于在設計的早期意識到可能潛在的
問題是很關鍵的，同時可以有效避免由此在后期造成的問題。本篇討論了一些關鍵的信號完
整性挑戰及處理他們的方法。




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