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模擬設(shè)計需要考慮的基本問題

關(guān)于模擬設(shè)計的基本考慮

Basic Precautions and Tips that an Analog Designer Should Know.

很多時候，我們在初期設(shè)計或者優(yōu)化電路時，滿腦子想的都是性能如何能一點一點提高，而
忽略了所謂的模擬設(shè)計的一些基本考慮；待到版圖設(shè)計時已經(jīng)晚矣。那個 時候再去修改基
本設(shè)計無疑是不值得，要么耗費精力，要們前功盡棄。作為教訓(xùn)，如果我們能夠在設(shè)計初期，
就帶著這些基本考慮，那么在選擇基本器件的時候，就 會有的放矢，知道一個大概的合理
的選取范圍，有利于版圖設(shè)計和優(yōu)化。

1. Minimum channel length of the transistor should be four to five times the minimum feature size
of the process. We do it, to make the lambda of the transistor low i.e. the rate of change of Id w.r.t
to Vds is low.

晶體管最小溝長為工藝最小特征尺寸的 4-5 倍，用來減小溝長調(diào)制效應(yīng)。

2. Present art of analog design still uses the transistor in the saturation region. So one should
always keep Vgs of the Transistor 30% above the Vt.

目前模擬設(shè)計仍然是使晶體管工作在飽和區(qū)，故應(yīng)使 Vgs大于 Vt 約 30%。


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